RD必備知識：PCB EMI/EMC 設計實戰：7 個關鍵原則，疊構與迴流路徑才是勝負手

EMI/EMC 物理基礎與七個設計原則

一、EMI 與 EMC 的物理基礎：場、迴路、頻段

EMI 的本質，是電磁能量從一個電路漏到另一個電路。漏出去的途徑有兩種：透過空氣輻射（radiated emission）或透過線材傳導（conducted emission）。對應地，外部雜訊也會以同樣兩種路徑進入系統。EMI 通常在 9 kHz 到 6 GHz 之間最棘手——再高就會被歸類為訊號完整性（SI）問題，因為這時候干擾多半發生在單板內部，跨系統耦合相對少。 EMC（電磁相容性）則是 EMI 的反面：在規範環境中，板子既不能對外干擾、也不能被外部干擾干掉。EMI 的常見根源可整理如下：

| 類型 | 來源 | 機制 | | :--- | :--- | :--- | | 高速切換 | 數位 clock、SMPS、DC-DC、PWM | 快速上升/下降緣產生高頻諧波 | | 線材輻射 | 未屏蔽電纜、ribbon cable | 長度接近 λ/4 時成為共振天線 | | 走線輻射 | 長距離未端接的高速走線 | 走線本身變成輻射天線 | | 平面缺陷 | 接地分割、外殼縫隙 | 縫隙接近 λ/2 時成為 slot antenna | | 浮空導體 | 未端接的 IC pin、test pad、散熱片 | 任何懸空金屬都會被當天線 | | 去耦不足 | 缺少或位置不對的 decoupling cap | 高頻雜訊跑上電源 rail |

共通模式很明確：任何「快速變化的電流或電壓」配上「未控制的迴路」就會輻射。後面 7 個原則，本質上都在解這兩件事。

二、原則一：疊構決定一切——6 層板才是 EMC 的基本盤

疊構是 EMC 的第一道分水嶺。任何訊號層都必須有相鄰的實心參考層（接地或電源）——這是最不能妥協的原則。

• 6 層板：建議 L1 訊號 / L2 GND / L3 訊號 / L4 訊號 / L5 PWR / L6 訊號（或類似配置），確保每層訊號都有鄰近參考層
• 4 層板：L1 訊號 / L2 GND / L3 PWR / L4 訊號 是底線；L4 沒有相鄰參考層，仍是 EMI 弱點
• 外層銅皮：要做就要用大量 stitching via 接到內層 GND，否則浮空 copper pour 自己會變成天線
• 單面板或無內層參考：必須手動畫出迴流路徑，必要時加 guard trace

很多 EMC 失敗的板子，問題在於 2 層或 4 層硬做高速設計，卻沒給每條訊號相鄰參考層。疊構決策的影響，遠大於後段加屏蔽罐。

三、原則二：傳輸線結構與接地完整性

選對傳輸線結構，是讓走線「不要變成天線」的第二道關卡。

• 微帶線（Microstrip）：表層走線 + 內層參考面。適合大多數數位、I/O、電源走線，好實作、好除錯
• 帶狀線（Stripline）：訊號夾在兩個參考面中間，對 clock、敏感類比訊號最佳——場被完全限制在參考面之間
• 接地層不要切割：很多人會為了「隔離數位與類比」把 GND 切開，反而讓迴流電流繞遠路、增加迴路面積、加劇 EMI。正確做法是用單一連續 GND，靠走線分區與元件擺放隔離
• Guard trace：在敏感訊號兩側加接地走線，配合 via stitching 接到 GND，可額外抑制場散逸

在 224G PAM4、PCIe 6.0 等高速應用中，stripline 配合 HVLP 銅箔與 M8/M9 等級 CCL 已是標配，原因正是其場限制能力遠優於微帶。

四、原則三：迴流路徑與最小迴路面積

每條訊號都會在參考層上形成迴路——迴路面積越大，輻射越強。控制迴路面積，是 EMC 設計成本最低、效果最大的槓桿。

• 走線距板邊至少保持「一個介電層厚度」（更保守時用 20H 規則）
• 縮短關鍵訊號（clock、PWM、高速差動對）走線長度。物理天線越短、輻射越弱
• 用差動對的對稱迴流取代 single-ended，可大幅降低共模輻射
• 避免高速訊號跨接地分割；非跨不可時，在跨越點放 stitching via 或 0Ω 跳線補回流

實務上最常見的違反，是「為了 layout 美觀讓 clock 走線從板子一頭拉到另一頭」。多繞 1 cm 看似沒什麼，但在 1 GHz 諧波（λ ≈ 30 cm in air）下，迴路面積每增加一倍，輻射強度可能上升 6 dB。

五、原則四：層轉換的 stitching via 與 via fence

訊號穿過 via 換層時，迴流路徑會被打斷——除非主動補上。

• 層轉換時的 stitching via：當訊號從 L1 換到 L4，迴流電流必須從原本的 L2 GND「跳」到 L4 鄰近的 GND（如 L5）。在訊號 via 旁邊放 1-2 個接地 via，讓迴流有路可走
• 單一參考層下不需要 stitching：例如 L1 → L3 都對應 L2 GND，via 穿過連續 GND，迴流路徑本來就連續
• 板邊 via fence：沿板邊排一圈接地 via，形成「垂直 Faraday cage」，把高頻場關在板內
• 間距要 < λ/20：FR-4 在 1 GHz 的有效波長 λ ≈ 18 cm，λ/20 ≈ 9 mm，所以 1 GHz 應用的 via fence 間距要 < 9 mm。若要保護到 5 GHz 諧波，間距得縮到約 1.8 mm

這條原則的盲點，是工程師常把 stitching via 當「裝飾」隨便放幾顆。沒有依據頻率與層轉換邏輯計算的 stitching，效果有限。

六、原則五至七：濾波、屏蔽與消除浮空導體——邊界控制三件事

當疊構、迴路、回流都顧好了，最後一道防線是邊界控制——進出板子的能量怎麼管。

• 去耦電容：放在 IC power/GND pin 旁，距離以 mm 計。IC → cap → GND 的迴路越小，越能在源頭壓制高頻雜訊；連接到 GND plane 必須直接、低電感
• EMI 濾波器：所有電源輸入、I/O 接頭、通訊埠都要在「線材出板」之前濾波。沒有濾波的線材會直接變成天線。被動 LC、π、C 濾波器在多數數位/嵌入式設計中已夠用
• PCB 級屏蔽罐：在 oscillator、SMPS、RF 接收器、精密類比區塊上方加 shield can。接地必須多點、低阻抗，否則 shield 自己會變成天線
• 機箱屏蔽：金屬機箱當 Faraday cage 用時，所有穿過機箱的線材必須屏蔽或在入口處濾波；屏蔽縫隙最大尺寸要 < λ/20
• 消除浮空導體：未使用的 IC pin 依 datasheet 處理、移除測試殘留 trace、所有銅皮/散熱片/金屬支架都接到明確的 GND 參考

順序很重要——濾波處理傳導、屏蔽處理輻射，兩者通常要搭配。若疊構與迴路沒做好就跳到屏蔽，等於先漏水再補洞，成本高且效果有限。

結語：EMC 在 layout 階段就要算清楚，不是送測前的補救工程

EMC 失敗的板子，問題通常不在「不夠用力屏蔽」，而在最初的疊構與走線決策。一塊 4 層板硬要跑 1 GHz 時鐘、回流路徑沒規劃、外層 copper pour 浮空——後段加再多 ferrite bead、shield can、吸波材都救不回來。FCC Part 15、CISPR 11、MIL-STD-461 等規範定義的是測試門檻，不是設計指引；真正能讓板子一次過認證的，是設計階段就把場、迴路、頻段三件事算清楚。

我們在協助客戶做 DFM 預審時，最常見的 EMC 風險集中在三個地方：

• 4 層板做高速設計但 L4 沒有相鄰參考層
• 為了「隔離數位與類比」把 GND 切開，反而讓迴流繞路
• 高速訊號跨層轉換但缺少 stitching via

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