高階製程專題: PCB 導電銅漿塞孔 (Copper Paste Plugging) 的工程實務與設計權衡

導電銅漿塞孔 (Conductive Copper Paste Plugging) 技術解析

在 Pad-in-Pad (孔上銲墊) 與高密度設計中，傳統的「絕緣樹脂塞孔」無法滿足導熱需求；而要求板廠直接用「純電鍍填孔 (Electroplating Via Fill)」將深貫穿孔 (PTH) 填滿，不僅耗時極長、良率極低，且成本高昂。

在這種情況下，「導電銅漿塞孔 (Conductive Copper Paste Plugging)」成為了業界主流的解決方案。但身為硬體工程師，我們必須釐清一個關鍵觀念：銅漿塞孔並非純銅填孔的廉價替代品，而是介於樹脂塞孔與實心銅填孔之間，用於平衡成本、導熱、載流與製造良率的工程折衷方案。

一、 銅漿塞孔的真實物理定位

導電銅漿本質上是一種「銅粉 + 高分子黏合劑 (Polymer Binder)」的複合材料，並非連續的金屬銅柱。板廠會先完成基礎的 PTH 孔壁鍍銅，接著利用真空塞孔機將銅漿擠入孔內，經高溫固化 (Curing) 後，再進行表面研磨與鍍平 (Cap Plating)。

因為它是複合材料，我們在設計時必須將其視為「高導熱複合導熱柱」，而非等同於純銅熱柱。

二、 導入銅漿塞孔的三大工程價值與迷思釐清

在系統級設計中，銅漿塞孔能帶來顯著的效益，但我們必須客觀評估其能力邊界：

1. 散熱能力：打破 Z 軸熱阻瓶頸，但非純銅

• 工程實務：一般絕緣樹脂的導熱係數約為 0.3~0.8 W/m·K，而高階導電銅漿可達 8~15 W/m·K 甚至更高。它可顯著改善 Z 軸熱傳路徑，降低熱阻瓶頸，讓大功率元件的廢熱更有效地傳導至內層大銅箔或背面散熱片。
• 迷思釐清：其熱傳效率仍明顯低於實心金屬銅 (約 390 W/m·K)。它比樹脂好很多、比空洞好很多，但在熱模擬設計上，絕不能將其等效為純銅填孔。

2. 載流能力 (Current Carrying)：輔助導通，降低熱集中

• 工程實務：銅漿具備低電阻特性，可作為孔壁鍍銅之外的輔助導通截面，有助於降低 Z 軸等效電阻與局部的焦耳熱堆積 (Joule heating)。
• 迷思釐清：在大多數 PTH 結構中，主要載流路徑 (Current Crowding) 仍以「孔壁銅層 (Via Barrel)」為主。因此，銅漿的 PI (電源完整性) 價值更偏向於「降低 IR Drop 與局部熱集中 (Hotspot)」，而非單純取代鍍銅截面來大幅提升總耐電流。

3. 熱信賴性 (Thermal Reliability)：降低界面應力

• 工程實務：純樹脂塞孔在經歷無鉛迴銲爐 (Reflow) 的熱衝擊時，Z 軸膨脹容易扯斷孔壁銅層。銅漿因為混入了銅粉，其等效熱膨脹行為 (CTE) 通常較純樹脂塞孔更接近金屬化孔結構，可有效降低樹脂與鍍銅界面的熱失配風險。
• 迷思釐清：銅漿的 CTE 並非絕對「等於」銅箔。其實際可靠度仍高度依賴材料配方（如 Filler loading、Resin system）與板廠的固化品質。

三、 銅漿塞孔的關鍵應用場景

如果您負責以下產品的研發，銅漿塞孔是非常值得評估的 DFM 選項：

• 高功率車用電子 (Automotive/EV)：逆變器 (Inverter)、OBC 車載充電器中，用於輔助大電流路徑並釋放元件底部熱量。
• 高階運算與 AI 伺服器：高功耗 CPU/GPU 或 CPO 光電共封裝底部的 VIPPO (Via-in-Pad Plated Over) 設計。
• 5G/6G 射頻基站 (RF & Microwave)：對 RF 功放模組 (PA) 與高頻接地區而言，銅漿塞孔除了改善熱傳外，更有助於降低接地回流路徑的寄生電感 (Return path via inductance)，大幅改善高頻接地完整性與功率穩定性。

四、 給硬體與 Layout 工程師的製程防雷指南

在與板廠對接並標註圖紙時，請務必注意以下規範，以避免後續 SMT 或可靠度問題：

1. 規格標示明確：圖面請明確標註為「導電銅漿塞孔 (Conductive Copper Paste Plugging)」，並依據系統熱模擬需求，指定最低的導熱係數 (W/m·K) 規範。
2. 嚴防「空洞 (Voids)」引發爆米花效應：若真空塞孔不實或烘烤參數不佳，銅漿內部會產生氣泡。過 Reflow 高溫時極易引發爆米花效應導致 Pad 脫落。NPI 階段務必要求板廠提供切片報告 (Cross-section Analysis) 驗證塞孔飽滿度。
3. 表面凹陷 (Dimple Size) 的合理規範：銅漿塞孔固化後需研磨並鍍平 (Cap Plating)，若收縮過大會產生表面凹陷 (Dimple)，引發 SMT 空銲。
   • 規範建議：Dimple 通常建議控制在 10–20 µm 以內；若用於細間距 (Fine pitch) 的 QFN / BGA 或高可靠度 VIP 結構，建議進一步要求壓至 15 µm 甚至 10 µm 以下。切忌一刀切地套用通用標準，應視元件封裝特性與板廠討論合理公差。

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