時事新聞: 晶圓要被「方」掉了？台積電 CoPoS 化圓為方，背後是一場物理硬仗

摩爾定律只說對了一半：晶片其實越做越大

我們常聽到摩爾定律說晶片會越做越小。這話只對了一半——它讓晶片裡面的電晶體越做越小沒錯，但隨著 AI 跟大型語言模型的算力需求爆炸，我們想塞進去的東西實在太多了，導致一顆晶片整體的面積反而越做越大。

更別說現在還流行把超大 GPU 加上一整排高頻寬記憶體（HBM），像拼圖一樣連成一塊超巨大的晶片模組。晶片越巨大，圓形晶圓上能切出來的完整晶片就越少，邊角浪費越嚴重。

那為什麼不乾脆把晶圓做大一點，弄成 20 吋的超級大披薩？答案藏在材料本身。

為什麼晶圓大不起來：一道跨不過的物理之壁

晶圓不是路邊撿的石頭，它必須是嚴格的單晶矽結構，純度要高達 99.999999999%（傳說中的「11 個 9」）。

要做出這種完美材料，製程簡直像煉丹。科學家用一種叫 Czochralski process（柴氏拉晶法） 的技術，把純化過的液態矽加熱到超過 1414°C，再放入一小粒完美的矽晶體當「晶種」，一邊旋轉一邊極度緩慢往上拉。液態矽會跟著晶種的原子排列慢慢凝固，最後拉出一根巨大又完美的圓柱體——矽晶柱。

問題來了：單晶矽要求裡面的原子排列百分之百完美，只要一個原子排錯位置、產生晶格缺陷，電流就會亂跑，這片晶圓直接報廢。 而當你貪心地想把矽晶柱的直徑放大（例如拉到 18 吋），就會撞上一道跨不過的牆——溫差。

想像把一大桶水放進冷凍庫：外圈已經結冰變硬，中心卻還是高溫液態。這種內外熱脹冷縮的拉扯（熱應力）會直接把原本完美排列的原子扯爛，產生大量的差排（dislocations）。

也就是說，就算你運氣爆棚拉出一根 18 吋粗矽柱，切開來裡面也全是原子排列錯亂的瑕疵品，根本拿不來做高階晶片。這就是為什麼晶圓尺寸被物理極限死死卡住，再也大不上去。

化圓為方：FOPLP 的登場

圓的做不大，那換成方的呢？業界剛好有個技術叫 扇出型面板級封裝（FOPLP，Fan-Out Panel-Level Packaging）：它直接放棄傳統圓形晶圓，改把晶片放在一塊大型方形載板上。

方形面板帶來兩個壓倒性優勢：

1. 空間利用率。晶片都是方的，在圓形披薩上切方塊，邊緣注定剩一堆畸零地；晶片越大、浪費越多。而在方形烤盤上切方塊，利用率可以衝到 95% 以上。對比之下，圓形晶圓封裝大型 AI 晶片時，邊緣無法利用的空隙約占整片的 35%。
2. 絕對面積。傳統 12 吋晶圓大約是直徑 30 公分的圓；而台積電 CoPoS 規劃的方形面板尺寸包括 310×310mm、515×510mm 及 750×620mm，一塊大型方形面板的面積可以是 12 吋晶圓的 4～8 倍。

效果有多直接？以 NVIDIA B200 為例，一片 12 吋圓形晶圓只能封裝 4 組，但改用同尺寸方形面板，保守估計可封裝 9 到 16 組——等於在相同材料面積下「隱形增建」了一倍以上的產能。

CoPoS 的真身：不只是 FOPLP，是 CoWoS 的混血升級

要懂 CoPoS，得先複習 CoWoS。因為 AI 晶片和記憶體之間需要極度密集、超高速的資料傳輸，所以現在最頂級的 AI 晶片全都用 CoWoS（Chip-on-Wafer-on-Substrate）封裝。

你可以把它想成一個豪宅社區：裸晶片不直接蓋在普通電路板上，而是緊緊相依、蓋在一塊昂貴的**矽中介層（silicon interposer）**上。這塊矽中介層裡打滿了極微小的連線通道，像地下高鐵，讓晶片之間能超低延遲地瘋狂交換資料。速度快又穩，但缺點是超貴、超花時間。

致命瓶頸在於：矽中介層的原料終究是從圓柱狀矽晶柱切下來的圓形晶圓。當中介層面積越做越大，圓形晶圓上的方形畸零地也跟著放大。

為了打破這個瓶頸，工程師必然要放棄熟悉的矽基板，改用玻璃或有機材料為核心的大型面板——這就是 CoPoS。

所以 CoPoS 不只是 FOPLP 的延伸，它的真實身分是：CoWoS 在追求極致效能時撞上面積的物理瓶頸，轉頭借鏡 FOPLP「化圓為方」的經驗、把底層材料大換血之後，誕生的混血技術。 用業界說法，CoPoS 被視為 CoWoS 的下世代版本，但兩者差異不只是「Wafer 變成 Panel」。

換材料的代價：兩個讓良率歸零的物理魔王

換材料聽起來很爽，但災難馬上來。

魔王一：翹曲（warpage）

不同材料受熱膨脹的程度天差地遠——矽膨脹得少、銅線多一點，而固定晶片的有機封裝膠體更是矽的好幾倍。封裝過程要經歷 200°C 以上高溫再冷卻，膨脹係數（CTE）大的瘋狂收縮、小的不動如山。

想像把一條彈性十足的橡皮筋緊緊黏在硬木板上，丟進烤箱再拿出來：橡皮筋狂縮、木板不縮，整塊板被拉到嚴重彎曲。面板面積越大，這種翹曲越誇張，後續製程根本沒法做。

魔王二：晶片偏移

機台會先以奈米級精度把數千顆昂貴晶片貼上載板，再注入液態封裝膠加熱固化。問題出在固化收縮——高分子膠體從液態變固態時，分子鏈互相牽手拉近，整體體積發生不可逆的縮水，把原本精準排列的晶片硬生生拖離原位。

在大面板上這種偏移會被不斷放大。哪怕只偏 2～3 微米，到了下一道畫電路的製程，微型電路就會對不準晶片接點——接點沒對上就是斷路，整顆昂貴 AI 晶片良率瞬間歸零。

產業巨頭的法器（上）：用玻璃打敗翹曲

既然有機材料一加熱就亂縮，那就換個不會亂縮的材料。科技巨頭的答案是：把基板核心換成玻璃。

玻璃的優勢很猛：

• 表面超平整，能畫出極細的電路
• 高頻傳輸下幾乎不衰減訊號
• 最關鍵的是它的熱膨脹係數可以被精確客製化

怎麼調？這裡有個很漂亮的材料化學：

• 想讓玻璃膨脹多一點（去配合底下電路板）：加入鈉、鉀這類鹼金屬氧化物。這些原子會把矽和氧之間緊牽的手剪斷，立體結構變鬆散，溫度一升高原子有更多空間抖動推擠，體積就更容易膨脹。
• 想讓膨脹係數極低（去貼合上面的晶片）：少加「剪刀」，改加硼之類的元素。硼會把結構拉成更緊密的三維網狀，就算幾百度高溫，原子也被死死固定。

透過這樣調玻璃的縮放，從根本上消除了兩邊拉扯造成的大面積翹曲。

但玻璃最大的夢魘是——脆。為了一層層導通電路，得在玻璃上打出數萬個貫穿孔（through-glass via）並填滿銅。還記得熱膨脹魔王嗎？銅受熱膨脹力道極大，在孔裡膨脹時會直接把脆弱的玻璃從內部撐裂。

解法是在銅柱和玻璃的交界鍍一層彈性緩衝層，材料通常是聚醯亞胺（polyimide）。它微觀下極具彈性，等於先墊一層「防摔海綿」再填銅，銅膨脹時海綿把應力吸收掉，讓玻璃基板撐過幾千次的極端冷熱衝擊。

產業巨頭的法器（下）：軟硬兼施救偏移

翹曲解了，那灌膠縮水導致的晶片偏移呢？工程師用了一套「軟硬兼施」的連續技。

第一招，強化「肌肉」——換封裝膠

傳統封裝膠不是太軟抓不住晶片，就是太硬容易裂。日本材料巨頭開發出新型封裝膠體，在配方裡加入特殊的鱗片狀填料，讓膠固化後具備強大的機械硬度（抵抗壓入、刮痕、永久形變的能力），像長出肌肉一樣死死鎖住晶片，不讓它因縮水應力亂跑。

第二招，在光學上「作弊」——數位曝光

就算膠再強，大面板上晶片還是可能偏個幾微米。傳統光學曝光機用實體光罩投影電路圖案，像用印章蓋圖，或像貼壁紙——兩張複雜圖騰的壁紙只要接縫偏一點，圖騰就斷了（學術上叫拼接誤差/stitching error）。底下晶片一歪，上面死板的印章蓋下去絕對對不準。

光學巨頭 Nikon 的破壞式創新機台直接廢掉實體光罩，改用數位投影：當感測器偵測到面板底層晶片已經偏移，電腦立刻重算，把投影出來的數位電路圖案刻意扭曲變形——晶片往左歪，電路圖案就跟著往左歪，完美吻合每一顆已經偏移的晶片座標。靠這種「你歪我也跟著歪」的數位包容，消除斷線風險，硬是把良率救回來。

真正的瓶頸：不是設備，是良率

綜觀整個產業過渡期，量產最大的瓶頸早就不是機台或基礎材料的研發，而是卡在良率。

道理很現實：一塊巨大面板上搭載的是次世代 AI 邏輯晶片，旁邊還有一整排奢華的 HBM4 記憶體，良率只要低個幾趴，賠掉的就是天文數字。面板尺寸越大，製程控制難度越高，這也是 CoPoS 量產時程一度延後的主因之一。

時程方面目前比較明確的版本是：

• 台積電預計 2026 年於采鈺建置首條 CoPoS 實驗線
• 量產據點設在嘉義 AP7 廠 P4、P5 廠區，最快 2028 年底量產
• 同步規劃的美國亞利桑那州先進封裝廠也將導入 CoPoS
• 首家客戶預期為 NVIDIA

供應鏈這邊，除了 KLA、TEL、應材、Disco 等歐美日大廠，台廠也有 13 家業者入列首波供應名單，涵蓋濕製程、自動化設備、封測等環節。

值得注意的是，即便魏哲家在 4 月法說會主動提及 CoPoS，仍強調 AI 需求遠超供給，台積正努力以合理成本提供足夠產能——換句話說，CoWoS 現在連產能都還在追趕，CoPoS 是為「更大、更貪婪的下一代 AI 晶片」提前佈的局。

編輯小結

對台灣 RD 來說，CoPoS 這題的價值不只在「台積電又要領先了」這種新聞標題，而在它示範了一個工程上的硬道理：

當你在某個維度（圓形矽晶圓）撞到物理極限，與其硬推材料純度，不如換個幾何與材料體系重新解題。

化圓為方背後，CTE 匹配、玻璃 via 的銅膨脹、數位曝光補償晶片偏移，每一個都是「跨材料、跨製程」協同設計的經典案例，這種思路在任何做封裝、做異質整合的團隊身上都用得到。

接下來真正要盯的指標只有一個——良率能不能在 2028 量產前爬上來。