2026年7月27日
當 HDI 密度持續往上、穿戴裝置與機器人模組把每一平方公釐都算得斤斤計較，把被動元件從表面移進板層內部的嵌入式技術（embedded passives），正從利基選項變成高密度設計的正規武器。它能省下表面空間、砍掉焊點、壓低寄生效應——但代價是公差變大、交期變長、設計流程多出好幾道確認。這篇文章我們把嵌入式電阻與電容的設計要點、選型邏輯與製造端現實一次整理清楚。
嵌入式元件是直接以導電與介電材料做在 PCB 基板內層的電阻、電容（少數情況含電感與 IC），而非焊在表面。相比 SMT，它有三個結構性優勢：省空間（表面騰出來給主動元件與佈線）、無焊點（抗震動、抗溫度循環的可靠度更好）、寄生效應低（去耦路徑電感更小、訊號完整性更好）。RF 表現也經得起驗證——嵌入式電阻做成的衰減器實測到 60 GHz 仍有良好特性，電阻材料位於走線下方時在 40–50 GHz 的額外損耗也僅屬輕微。
務實的判斷準則：預算優先選 SMT；空間、可靠度、熱與訊號品質是硬需求時，才值得吃下嵌入式的成本與流程複雜度。
疊構是嵌入式設計的第一戰場。主流 layout 工具（Altium、Allegro、CADSTAR）都支援嵌入式元件，設計上有幾條通則：
實作上電阻與電容的做法不同：電阻可以直接做在既有訊號層上，不必額外開 window layer、也不必加貫孔；電容則建議在參考平面附近開 window layer 放置。厚度影響其實很小——10 Ω/square 的電阻材料只增加約 1 μm，而嵌入式電容因為讓電源與接地平面靠得更近，總厚度甚至可能變薄。
高速板導入嵌入式元件時，阻抗連續性是最容易出問題的地方。幾個要點：
電阻材料本身造成的訊號損耗每吋只有零點幾 dB，屬可接受範圍，這也是嵌入式電阻在 PTFE 高頻板上被廣泛使用的原因。
嵌入式電阻的阻值由 R = (ρ × L) / (W × T) 決定，調整長寬即可微調阻值，但公差是繞不開的現實：基礎公差約 ±5%，加上蝕刻與對位變異後，整體常落在 15–20%。
要把公差控住，設計端有三招：
另外兩個選型參數：TCR 選 100 ppm/°C 以下確保溫度穩定性；功率上以 P = I²R 計算後至少降額 25% 使用。高功率選厚膜、精密應用選薄膜、大電流高頻選電鍍型電阻。
嵌入式電容最大的價值在去耦：做在 IC 電源腳正下方的平面電容，迴路電感遠小於表面 SMT 電容。選型上：
佈局策略：低 ESR 優先、緊貼 IC 電源腳、多層佈置以覆蓋更寬的雜訊頻段、與表面 SMT 電容混用形成互補的去耦網路，並維持完整連續的電源平面。
進到製造端，有四件事要在設計定案前先跟板廠對齊：
我們協助客戶評估嵌入式設計時，最常見的判斷失誤有三個：
嵌入式被動元件的正確用法，是在公差可容忍的位置換取空間與可靠度，而不是全面取代 SMT。
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