2026年9月12日
同一條走線，只要更換 PCB 板材，特性阻抗、傳播延遲與共振位置都可能改變。問題往往不在銅箔，而在銅箔周圍的介質。 這項材料特性就是介電常數，PCB 業界通常稱為 Dk（Dielectric Constant）。然而，Dk 並不是材料永遠不變的身分證號碼；頻率、溫度、含水率、材料方向與量測方法，都可能使數值改變。 理解介電常數的重點，不是背下 FR-4、水或陶瓷的數字，而是知道數值從哪裡來，以及設計時應採用哪一個數值。
絕對介電率 ε 與真空介電率 ε₀ 的比值，稱為相對介電率：
εᵣ = ε／ε₀
其中 ε₀ 約為 8.854 × 10⁻¹² F/m，而真空的 εᵣ 定義為 1。工程上所說的「介電常數」，通常就是無因次的相對介電率 εᵣ。
當介質置於外加電場中，材料內部的正、負電荷會產生微小的相對位移，形成與外場相反的極化電場。以理想平行板電容器為例：
C = ε₀εᵣA／d
在幾何條件相同時，εᵣ 越高，電容越大。但「高介電常數比較好」並不成立；它只代表材料對電場具有較強的極化與儲能反應。
外加電場使電子雲相對原子核稍微偏移。所有介電材料都有電子極化，而且它能跟上很高頻率的電場變化。
到了可見光頻段，較慢的極化機制通常來不及響應，因此光頻介電響應主要來自電子極化。在低損耗、非磁性材料的適用條件下，折射率與相對介電率可近似寫成 $n^2 \approx \varepsilon_r$；這不代表材料在所有頻率下的 Dk 都等於 $n^2$。
在離子性晶體中，正、負離子會沿相反方向位移。其貢獻與離子電荷、鍵結、晶格剛性及晶體結構共同相關，不能簡化為「離子鍵越強，介電常數一定越高」。
許多金屬氧化物的 Dk 高於一般高分子，但不同晶相、缺陷與量測頻率仍可能造成顯著差異。
具有永久偶極矩的分子會嘗試沿電場方向排列。例如水分子的取向極化，使室溫、低頻條件下的相對介電率約為 78。升溫增加熱擾動後，取向能力降低；NIST 的量測資料也顯示，液態水的靜態介電率會隨溫度上升而下降。
在多相材料、晶界、缺陷或導電率不同的區域，電荷可能在界面累積，形成較慢的極化反應。這類機制可能造成低頻下很高的表觀介電率，同時伴隨較大的介電損耗。
因此，看到「巨介電常數」時，不能只看峰值，還要確認頻率範圍、損耗、漏電、溫度穩定性及是否存在電極或界面效應。
介電常數實際上可以是與頻率相關的複數：
εᵣ = εᵣ′ − jεᵣ″*
實部 εᵣ′ 反映儲存電場能量的能力；虛部 εᵣ″ 則與介電損耗相關。PCB 規格中常見的 Df（Dissipation Factor，損耗因子）可近似表示為 εᵣ″／εᵣ′。
不同資料表或測試報告的數值不能直接橫向比較，除非下列條件一致：
| 影響因素 | 為什麼會改變結果 | PCB 設計上的意義 | | :--- | :--- | :--- | | 頻率 | 不同極化機制有不同響應速度 | 應採用接近工作頻段的 Dk／Df | | 溫度與含水率 | 影響分子運動及取向極化 | 潮濕與溫度循環可能改變阻抗及損耗 | | 樹脂含量 | 玻纖與樹脂的介電性質不同 | 同系列材料、不同壓合結構也可能不同 | | 材料方向 | 玻纖布與層壓板可能具有異向性 | 面內與厚度方向數值未必相同 | | 測試方法 | 共振、夾具與萃取模型各有假設 | 規格 Dk 不一定等於阻抗模型使用的 Dk | | 銅箔粗糙度 | 會改變實際傳輸路徑及萃取結果 | 高速模型須同時考慮導體與介質效應 |
微帶線與帶狀線的阻抗取決於線寬、銅厚、介質厚度及有效介電常數。其他條件不變時，Dk 上升通常會使特性阻抗下降。
若阻抗計算使用的 Dk 與壓合後材料的有效值不符，即使線寬完全按照圖面製作，成品阻抗仍可能偏離目標。
在簡化模型中，訊號速度約與 $1/\sqrt{\varepsilon_{\text{eff}}}$ 成正比。有效介電常數越高，傳播速度通常越慢，單位長度延遲越大。
這會影響高速介面的等長補償、時序預算、天線尺寸與諧振結構。對差分對而言，Dk 的局部變化也可能增加兩線之間的相位偏差。
Dk 與 Df 是不同參數。高 Dk 不必然代表高損耗，低 Dk 也不保證低損耗。高速材料選型應同時評估：
在鋰電池電解液中，較高的介電率通常有助於削弱離子間的庫侖吸引，但鹽類解離與傳輸仍受到給體數、黏度、離子關聯及溶劑化結構影響，不能只靠 Dk 選擇溶劑。
在鐵電陶瓷中，接近相變溫度的晶格軟化可能產生很高的介電響應，但元件設計還必須考慮溫度係數、偏壓效應、損耗與老化。
在二維半導體中，周圍介質會改變電子與電洞間的庫侖屏蔽，進而調整激子束縛能及能帶。這類系統具有非局部屏蔽效應，不能直接套用簡單的三維氫原子 $1/\varepsilon_r^2$ 關係。
介電常數不是一個脫離條件即可使用的固定數字。它來自不同極化機制，也會隨頻率、溫度、含水率、材料結構及測試方法改變。
對 PCB 工程師而言，真正重要的不是單純選擇「高 Dk」或「低 Dk」材料，而是取得符合工作頻段與實際疊構的設計數值，並讓材料資料、阻抗模型與製造條件彼此對得上。
若正在評估高速 PCB 板材或阻抗疊構，可整理工作頻率、目標阻抗、材料型號、銅箔類型與預計板厚，再與 eCloud 討論設計資料中仍需向板廠確認的項目，降低材料數值定義不一致所造成的風險。
