產業觀察：CoWoS、CoPoS、CoWoP 有何不同？從中介層到高階 PCB 的封裝路線解析

先進封裝技術與 PCB 影響分析：CoWoS、CoPoS 與 CoWoP

一、CoWoS：以中介層整合邏輯晶片與 HBM

CoWoS 是 Chip-on-Wafer-on-Substrate 的縮寫。其核心概念是先透過中介層整合 GPU、ASIC、Chiplet 與 HBM，再將整體結構連接至封裝基板。

中介層提供比一般 PCB 或有機載板更細密的互連，可縮短晶粒間的訊號路徑、提高頻寬，並降低部分 I/O 的傳輸功耗。台積電目前公開的 CoWoS 技術包括三種主要架構：

| 技術 | 中介層結構 | 主要特性 | | :--- | :--- | :--- | | CoWoS-S | 矽中介層 | 互連密度高，支援 TSV 與嵌入式深溝槽電容 | | CoWoS-R | RDL 中介層 | 以聚合物與銅線路構成，尺寸延伸較具彈性 | | CoWoS-L | RDL＋局部矽互連 LSI | 僅在高密度區域使用矽互連，兼顧尺寸與局部線路密度 |

根據台積電公開資料，CoWoS-S 可支援約 3.3 倍光罩尺寸、約 2,700 mm² 的中介層；當封裝需要超過此範圍時，CoWoS-L 或 CoWoS-R 具有較好的尺寸延伸空間。

三者並非單純的高、中、低階排序。設計團隊必須依晶粒間頻寬、封裝尺寸、電源完整性、熱機械應力與成本目標選擇架構。

二、CoPoS：從圓形晶圓走向矩形面板

CoPoS 通常被解讀為 Chip-on-Panel-on-Substrate。其發展動機，是嘗試以矩形面板承載 RDL 與晶片整合製程，改善圓形晶圓在超大型封裝上的面積利用率。

如果將大尺寸封裝排列在 300 mm 圓形晶圓上，晶圓邊緣容易留下無法完整利用的區域。矩形面板理論上能提高排版效率，也可能在單次製程中容納更多封裝單元。

然而，面板化並不只是把載體由圓形改成方形。尺寸放大後，製程必須重新處理：

• 面板翹曲與厚度均勻性；
• 曝光與對位精度；
• 細線 RDL 的線寬、線距控制；
• 不同材料間的熱膨脹係數差異；
• 大面積電鍍與介電層均勻性；
• Known Good Die 配置及重組良率。

因此，CoPoS 的成本優勢不能只用「面積利用率較高」推論。設備投資、製程良率、材料選擇與客戶驗證都會影響最終經濟性。

目前公開報導提及 310 × 310 mm，以及更大面板尺寸的研發方向，但實際量產規格、時程與客戶仍應以技術供應商正式公告為準。

三、CoWoP：當高階 PCB 開始承接封裝功能

CoWoP 一般被稱為 Chip-on-Wafer-on-Platform PCB。市場討論的核心，是減少傳統架構中的封裝基板與部分 BGA 連接層級，讓晶片與中介層組合更直接地連接至高階 Platform PCB。

傳統路徑大致為：

晶片／HBM → 中介層 → 封裝基板 → BGA → 系統 PCB

CoWoP 概念則試圖縮短為：

晶片／HBM → 中介層或重組結構 → 高階 Platform PCB

減少互連層級，理論上可能縮短訊號與電源路徑，並降低部分寄生電感與介面損耗。不過，原本由封裝基板承擔的工作不會消失，而是轉移到 PCB。

這將對 Platform PCB 提出更嚴格的要求，包括：

• 更細的線寬、線距與高密度互連；
• 更小的微盲孔與更穩定的銅填孔；
• 大尺寸板件的平坦度與翹曲控制；
• 更精確的層間對位與阻抗控制；
• 高電流供電與低阻抗電源分配；
• 晶片、板材與散熱結構間的熱機械可靠度；
• 更高等級的潔淨度、缺陷管理與可追溯性。

CoWoP 因此不是「用一般主機板取代 ABF 載板」，而是要求 PCB 技術向封裝級互連能力靠近。

截至本文整理時，CoWoP 的產品導入、實際結構與量產時程主要仍來自市場及供應鏈消息，尚不宜視為已完成標準化的量產平台。原始文章提到特定 NVIDIA Rubin 晶片可能採用此架構，但目前未找到 NVIDIA 官方資料足以證實，應保留為待驗證資訊。

四、三條技術路線，解決的是不同限制

| 比較項目 | CoWoS | CoPoS | CoWoP | | :--- | :--- | :--- | :--- | | 核心目標 | 高密度整合邏輯晶粒與 HBM | 以面板提高大型封裝的製程與面積效率 | 縮短封裝至系統 PCB 的互連層級 | | 主要載體 | 矽或 RDL 中介層＋封裝基板 | 面板式 RDL＋封裝基板 | 中介層／重組結構＋高階 PCB | | 成熟度 | 已量產，且有多種正式技術分支 | 研發與試驗線發展階段 | 概念驗證及供應鏈送樣階段 | | 關鍵風險 | 中介層尺寸、封裝翹曲、散熱與成本 | 大面積對位、翹曲、均勻性與良率 | PCB 細線化、平坦度、可靠度與測試 | | PCB 影響 | 高速、高層數系統板需求增加 | 面板材料與設備技術可能交會 | PCB 直接承接部分封裝級功能 |

三種技術並非單一路線的連續世代，也不一定互相取代。未來產品可能依晶片規模、成本、頻寬、電源與散熱條件，採用不同架構或混合方案。

五、PCB 團隊現在應關注哪些規格？

對 PCB 供應鏈而言，CoWoP 是否按特定時程量產固然重要，但更實際的工作是提前建立封裝級要求所需的製造能力。

專案評估時可優先確認：

1. 最小線寬、線距是否超出既有量產能力；
2. 微盲孔孔徑、縱橫比與堆疊方式；
3. 大尺寸板件的平坦度及翹曲規格；
4. 板材的 Dk、Df、Z-axis CTE 與吸濕特性；
5. 高電流供電所需的銅厚、導通孔與散熱路徑；
6. 晶片貼裝區的表面平整度與銅面粗糙度；
7. 電氣測試、缺陷檢測與失效分析方法；
8. 材料、製程與量測資料的完整追溯能力。

這些條件彼此牽動。例如，為增加載流能力而提高銅厚，可能加大細線蝕刻難度；縮小微盲孔可以提升互連密度，卻會提高雷射鑽孔、除膠渣、電鍍與可靠度控制的要求。規格不能獨立最佳化，必須從整體結構進行 DFM 評估。

結論：先進封裝與 PCB 的界線正在重新劃分

CoWoS 已證明中介層能有效整合大型邏輯晶片與 HBM；CoPoS 嘗試以面板化突破尺寸及製造效率限制；CoWoP 則把問題推得更遠——當部分封裝功能轉移至 Platform PCB，PCB 將不再只是承載封裝元件的主機板，而可能成為高密度系統整合的一部分。

對 R&D 團隊而言，現階段不需要把所有新縮寫立即納入產品規格，但應持續追蹤細線路、微盲孔、大尺寸翹曲、高電流供電、低損耗材料與封裝級測試要求。

若專案涉及 AI 伺服器、高速運算或大型高層數 PCB，建議在疊構與 Layout 定案前進行材料及 DFM 審查。eCloud 工程團隊可協助評估板材、阻抗結構、微盲孔配置與製程風險，避免封裝端的規格變化在打樣後才轉化為成本或良率問題。