RD必備知識：多層 PCB 疊構怎麼設計？從銅箔、Prepreg 到 HDI 的 6 個關鍵決策

PCB 疊構設計完整指南

一、疊構到底在定義什麼？

疊構（stack-up）是一張多層板從表層到內層依序排列的完整規格表，它至少必須明確定義四件事：

• 層別分配（Signal / Power / GND）
• 每一層的銅厚（1/2 oz、1 oz、2 oz 等）
• 每一層之間的介電厚度（含 core 與 prepreg）
• 對應的目標阻抗（例如 50Ω 單端、100Ω 差動）

這四項參數共同決定了走線的特性阻抗、層間耦合強度，以及最終板厚。

常見的傳統板厚為 62 mil（1.57 mm），但在高層數、大電流或高散熱應用中，93 mil（2.36 mm）與 125 mil（3.17 mm） 已成為業界第二、第三標準。一份完整的疊構圖應在設計送出前就與板廠對齊，避免在 fabrication 階段才發現介電厚度湊不出目標阻抗、或層數超出板廠壓合上限。

二、Copper Foil、Prepreg 與 CCL：疊構的三大構成材料

多層板的實體構造，本質上是 「銅箔 + Prepreg + 覆銅基板（CCL）」 的堆疊。

銅箔

按粗糙度分為 HTE、RTF、VLP、HVLP 幾個等級，齒高從 3–5 μm 一路降到 HVLP4/5 的 0.5 μm 以下；當工作頻率突破 25 GHz，銅箔粗糙度造成的表面粗糙損耗（skin-effect loss）會顯著壓過介電損耗——這時候選對銅箔比選對基材更關鍵。

Prepreg

半固化的環氧樹脂玻璃布，於壓合時融熔並將上下層黏合為一體；不同的 glass style（如 1078、2116、3313、1067）決定了單張 prepreg 的厚度與有效 Dk。

CCL（core）

prepreg 完全固化後、上下貼銅箔而成，是內層線路蝕刻的基材。台灣 R&D 常見選項從入門的 FR-4 High-Tg、中階的 IT-180A/TU-863+，到高速用的 Megtron 6/7、RO4350B、TU-933+，選型直接鎖定了 Df、Dk 與吸水率。

三、電源層與接地層：訊號完整性與 EMI 的隱形骨架

在多層板中，電源層與接地層不是「為了走電源」而存在，它們的核心任務是提供高速訊號的低阻抗回流路徑（return current path）。任何一段高速走線在完整參考層上方，等同於一條可預測的傳輸線；一旦參考層被切割、被 via 貫穿、或訊號跨越參考層分割，回流電流就會被迫繞路，直接推升 EMI 輻射與 crosstalk。

實務上的三個判斷準則：

1. 高速訊號層必須緊鄰完整的 GND 參考層，訊號不可跨越參考層分割區。
2. 電源層與 GND 層近距離耦合可構成內建的高頻去耦電容，對抑制 GHz 級 PDN noise 特別有效。
3. 電源分割（power island）盡量避免延伸到高速走線正下方，以免形成回流缺口。

這三點在疊構規劃階段就要決定，layout 完才發現參考層有斷點，通常已經沒有解。

四、一次壓合 vs 順序壓合：疊構複雜度的分水嶺

多層板的製造流程可歸納為：

內層蝕刻 → AOI → 黑化 → 疊合 → 真空壓合 → 鑽孔 → 除膠渣 → 化學銅 → 電鍍 → 外層製作

全流程只做一次壓合的設計，工程上稱為 「一次成型」，是最經濟的做法；當板子需要埋孔、盲孔或高階 HDI 結構，就必須進入 「順序壓合（sequential lamination）」——先做內層 sub-core，鑽孔、鍍孔、封孔，再往外堆疊下一階，如此反覆 2–4 次。

每多一階順序壓合，代表製程時間延長、材料 CTE 疊差累積、對位公差要求更嚴，同時良率會逐階下修。以 4L 一次壓合為基準，各級的粗略對照如下：

| 壓合等級 | 順序壓合次數 | 良率影響（相對 4L 一次壓合） | 常見應用 | | :--- | :--- | :--- | :--- | | 一次成型 | 0 | 基準 | 一般 4–12L 板 | | 1+N+1 | 1 次 | –5%~10% | 0.5–0.65 mm pitch BGA | | 2+N+2 | 2 次 | –15%~25% | 0.4 mm pitch BGA、複雜 HDI | | 3+N+3 | 3 次 | 高風險良率區 | 手機 SiP、超高密度模組 |

這條「壓合等級成本曲線」，是多層板 BOM cost 中最容易被低估的一環。

五、HDI 疊構命名：X+N+X 背後的工程訊號

HDI 疊構的命名採用 X–N–X 標記法：

• X：每側微盲孔（microvia）的階數
• N：中間 core 層的層數

例如：

• 1+4+1：6 層板，中間 4 層 core，上下各一階雷射盲孔
• 2+4(6b)+2：8 層板，中間 4 層 core 搭配 6 層埋孔，上下各兩階盲孔

階數越高，代表順序壓合次數越多、可實現的走線密度也越高。

實務判斷邏輯：

• 0.65 mm pitch BGA → 通常 1+N+1 就能安全 fanout
• 0.5 mm pitch BGA → 常見 1+N+1 或 2+N+2
• 0.4 mm pitch BGA → 幾乎都需要 2+N+2 起跳，甚至走 via-in-pad + copper-filled 微盲孔

設計端若能在早期就以「元件 pitch → 需要幾階微盲孔 → 順序壓合次數 → 疊構等級」的邏輯反推，往往能在不犧牲 layout 效能的前提下，從 2+N+2 降回 1+N+1，直接省下顯著的製造成本。

六、疊構設計的五個實務建議

1. 層數與板厚同步規劃：在啟動 layout 前先估算 signal / power / GND 分配與板厚上限，避免中途加層打亂阻抗計算。
2. 順序壓合階數控制在 3 階以內：每多一階順序壓合，時間、成本與良率風險都會非線性上升；能用 staggered via 取代 stacked via 就優先選擇。
3. 明確標示埋孔／盲孔範圍：在 fab drawing 上清楚標註 buried via 的層別區間、盲孔是否需 copper filled、via 採 stacked 或 staggered，可大幅減少 EQ 往返。
4. 確認材料是否適合順序壓合：部分高速材料的樹脂系統對重複高溫壓合較敏感，Tg、CTE 與 lamination cycle 需與板廠一起確認。
5. 在 layout 前先跑一次疊構試算：從目標阻抗回推 trace width、介電厚度取用板廠標準 prepreg glass style、確認板厚上限——這一步花一天，可省下後期兩週。

結語：疊構是設計，不只是製造

一份好的疊構規劃，能同時解決訊號完整性、EMI、板厚、良率與成本問題；相反地，一份倉促決定的疊構，往往會在 EMC 驗證、DDR training、SerDes 阻抗量測階段以最昂貴的方式反噬回來。多層板疊構本質上是一份 「設計端與製造端的協議」，這份協議越早簽訂，工程風險越小。

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