一、CoWoS 為什麼持續放大？

CoWoS（Chip-on-Wafer-on-Substrate）是一種把邏輯晶粒、HBM 與高速互連整合在同一封裝中的技術平台。 cowos AI 訓練與推論需要更高的運算能力及記憶體頻寬。相較於把所有功能塞進單一大型裸晶，異質整合可以讓不同製程、功能與尺寸的晶粒在同一封裝中協同工作。

但晶粒和 HBM 數量越多，所需的中介層面積、訊號密度及電源能力也越高，進而帶來：

CoWoS 放大，反映的不是單一封裝規格更新，而是 AI 系統正在從「一顆晶片」轉變成「封裝內的多晶粒系統」。

二、CoWoS-S、CoWoS-R 與 CoWoS-L 有何差異？

台積電的 CoWoS 平台主要分成三種架構。 PCB

CoWoS-S 透過矽中介層提供高密度互連，適合高效能運算產品。台積電官方資料顯示，目前 CoWoS-S 支援的矽中介層可達約 3.3 倍光罩尺寸，面積約 2,700 mm²。

矽中介層能提供細密配線，但當封裝繼續放大時，製程複雜度、成本、翹曲與面積限制也會變得更明顯。

CoWoS-R 以 RDL（Redistribution Layer，重佈線層）中介層連接 SoC 與 HBM。RDL 由聚合物與銅線構成，相對具有韌性，有助於支援較大封裝，並緩衝 SoC 與封裝基板之間的熱膨脹差異。

台積電表示，CoWoS-R 已於 2023 年投入量產。

CoWoS-L 結合 RDL 與 LSI（Local Silicon Interconnect，局部矽互連）。只有需要高密度晶粒互連的區域採用局部矽橋，其餘區域使用 RDL 延伸。

實際選擇仍取決於晶粒配置、HBM 數量、訊號密度、熱設計、成本及可靠度需求，不能只用封裝尺寸判斷。

除了橫向擴大 CoWoS，台積電也持續發展 SoIC（System on Integrated Chips）3D 晶片堆疊。

SoIC 透過晶粒對晶粒或晶圓對晶圓整合，縮短垂直互連距離。台積電官方規畫顯示，A14 對 A14 的 SoIC 預計於 2029 年生產，其晶粒對晶粒 I/O 密度將是 N2 對 N2 SoIC 的 1.8 倍。

當 SoIC 與 CoWoS 結合，系統可以同時向上堆疊、向外擴展。封裝設計因此不再只是選擇載板，而是必須共同處理晶粒、HBM、互連、電源、散熱與測試。

原始文章也提到 CoPoS（Chip-on-Panel-on-Substrate），也就是把圓形晶圓級製程延伸到矩形面板，希望提高面積利用率並支援更大的封裝。

面板化的概念具備製造吸引力，但也會帶來新的問題：

目前可公開查得的台積電官方資料，已確認 5.5 倍與 14 倍光罩尺寸的 CoWoS 路線，但沒有提供足以確認 CoPoS 面板尺寸、材料及量產時間的完整官方規格。因此，CoPoS 宜視為值得追蹤的面板級封裝方向，不宜把媒體報導的尺寸直接當成正式設計規則。

大型 AI 封裝最終仍需安裝到系統 PCB。封裝尺寸、重量、功耗與 BGA 規模增加後，PCB 設計至少需要提早確認以下項目：

這些問題不能等 PCB 完成後才逐項修正。封裝模型、功耗條件、BGA 資料、散熱結構與 PCB 疊構，應在 layout 初期就交叉確認。

CoWoS 從 5.5 倍光罩走向 14 倍以上，代表先進封裝正在承載越來越完整的運算系統。

對 PCB 團隊而言，重點不是直接跨入晶片封裝製造，而是建立理解大型封裝、電源、散熱、機構與組裝限制的能力。未來的 DFM，也不再只是檢查 PCB 能不能生產，而是確認封裝、PCB 與整機能否一起可靠地工作。

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