1. 技術對話：Layout 工程師的靈魂拷問——「為什麼模擬 50Ω 實測變 55Ω？」

IPC 標準通常要求阻抗控制在 ±10% 以內。對於 50Ω 系統，45Ω 至 55Ω 均視為合格。然而，當實測值普遍偏向 55Ω 甚至更高時，這並非隨機誤差，而是系統性的偏差。這通常源於模擬模型過於「理想化」，未能真實反映 PCB 製程中的物理變形。

1.1 矩形假設與梯形現實（The Trapezoidal Effect）

在絕大多數的 EDA 軟體或簡易阻抗計算器中，走線的橫截面預設為完美的「矩形」。然而，PCB 蝕刻製程是化學藥液從銅箔表面向下侵蝕的過程。這導致走線頂部的銅暴露在蝕刻液中的時間比底部更長，必然造成頂部寬度（Top Width, ）小於底部寬度（Bottom Width, ）。

這種「梯形效應」在模擬中若被忽略，會導致阻抗預測嚴重失準：

• 截面積減少：梯形走線的有效導體截面積小於同底寬的矩形走線。
• 電容耦合降低：走線與參考層之間的平板電容效應（Parallel Plate Capacitance）主要由走線寬度決定。當時，邊緣場（Fringing Field）分佈改變，導致單位長度電容（）下降。
• 阻抗上升：依據傳輸線公式 ，當電容 減小（且電感 因截面縮小而微幅增加）時，特徵阻抗 必然上升。

這解釋了為何實測值往往比「矩形模型」的模擬值高出 2-5Ω。如果 Layout 工程師設定線寬為 5 mil，板廠蝕刻後的底部雖然維持 5 mil，但頂部可能僅剩 4 mil，這種幾何差異是阻抗偏高的主因之一。

1.2 蝕刻因子（Etch Factor）的量化影響

為了在模擬中修正此誤差，必須引入「蝕刻因子」（Etch Factor）。IPC-A-600G 定義蝕刻因子為銅厚（）與側蝕量（）的比值：

一般 1oz（約 35μm）銅箔的蝕刻製程，其側蝕量約為 0.5 mil 至 1.0 mil。這意味著 比 小 1-2 mil。

• 誤差估算：對於 50Ω 的微帶線（Microstrip），若忽略蝕刻因子，將線條視為矩形，模擬出的阻抗可能比實際梯形結構低 5% 至 10%。這正好對應了「設計 50Ω，實測 55Ω」的偏差範圍。
• 解決方案：在 Polar Si9000 中，應避免使用無蝕刻因子的矩形模型。應向板廠詢問該製程能力的 Etch Factor 值（常見值為 2.5 ~ 3.0），或直接設定預期的 與 差異（例如 ）進行建模。

1.3 側蝕（Undercut）與線寬補償

除了形狀變異，還有絕對寬度的減少。蝕刻液會攻擊阻劑（Photoresist）下方的銅，造成「側蝕」。如果板廠在光學底片（Phototool）製作階段沒有進行足夠的「線寬補償（Etch Compensation）」，實際蝕刻出來的線寬將普遍比設計檔（Gerber）更細。

• 影響：線寬變細直接導致阻抗上升。對於 5 mil 的走線，若因側蝕變為 4.5 mil，阻抗可能上升 2-3Ω。

| 變數 | 模擬設定 | 實際製程 | 對阻抗的影響 | | :--- | :--- | :--- | :--- | | 截面形狀 | 矩形 | 梯形 (| 上升 (Higher Z) | | 線寬精度 | 理想值 (e.g., 5.0 mil) | 側蝕 ( mil) | 上升 (Higher Z） | | 介質厚度 | 標稱值 (Nominal) | 壓合流膠 (可能偏厚) | 上升 (Higher Z） |

2. 變數分析：銅箔粗糙度與防焊綠漆的高頻微調

當頻率進入 GHz 等級，甚至到達 PCIe Gen4/5 的 16Gbps/32Gbps 領域時，單純的幾何尺寸控制已不足以精確預測阻抗。銅箔表面的微觀結構與綠漆的介電特性開始扮演關鍵角色。

2.1 銅箔粗糙度（Copper Roughness）：頻率相依的隱形變數

為了增加銅箔與介質層（Prepreg/Core）的結合力（Peel Strength），銅箔表面通常會經過粗化處理，形成無數微小的「銅牙（Nodules）」。在高頻下，集膚效應（Skin Effect）迫使電流集中在導體表面流動。

• 路徑延長效應：粗糙表面使得電流必須沿著銅牙起伏流動，實際路徑長度遠大於直線距離。這顯著增加了導體損耗（Conductor Loss）。
• 對阻抗的雙重影響：
  1. 電感增加：粗糙表面增加了表面電感（Internal Inductance），這傾向於增加阻抗。
  2. 有效 Dk 增加：這是更關鍵的效應。粗糙的銅牙深入介質層，使得訊號傳輸所感受到的「有效介電常數」（Effective Dk）比樹脂本身的 Dk 更高。因為電場集中在銅牙附近的介質中。根據 ，Dk 上升會導致阻抗下降。
• 淨效應：通常有效 Dk 的增加佔主導地位，導致含粗糙度的實際阻抗略低於使用光滑銅箔模型的模擬值。然而，如果模擬時使用了廠商 Datasheet 上的 Dk（通常是在 10GHz 下量測的數值，已隱含了粗糙度效應），但卻未在 Field Solver 中開啟粗糙度修正，則可能會高估阻抗。
• 模型演進：對於 10Gbps 以上設計，傳統的 Hammerstad 模型已顯不足，建議採用 Huray 模型（Cannonball-Huray），該模型能更準確描述現代 VLP（Very Low Profile）或 HVLP 銅箔的表面形貌，減少模擬與實測的相位誤差。

2.2 阻焊綠漆（Solder Mask）：不可忽視的覆蓋效應

綠漆是 Layout 工程師最常忽略的阻抗變數。

• 物理機制：微帶線（Microstrip）上方的空氣 Dk 值為 1.0。當覆蓋上綠漆（通常為環氧樹脂基材，Dk 約 3.5 - 4.0）後，原本空氣的電場被高 Dk 材料取代。這會大幅增加走線的邊緣電容。
• 阻抗下降法則：
  • 覆蓋綠漆通常會使單端阻抗（Single-ended）下降 2Ω ~ 3Ω。
  • 對**差分阻抗（Differential）**影響更大，可能下降 8Ω ~ 10Ω，因為差分線間的強耦合場域完全被綠漆填充。
• 厚度變異：綠漆在走線正上方（Knee）較薄，而在兩條走線中間的谷底（Valley）較厚。這種不均勻分佈使得精確模擬變得困難。
• 實務建議：在 Polar Si9000 計算外層阻抗時，務必勾選 “With Coating” 並填入合理的綠漆厚度（通常設定為 0.5 - 1.0 mil）。若模擬時忽略綠漆，計算出的 50Ω 線寬在實際覆蓋綠漆後，阻抗可能會掉到 47Ω 左右。

洞察：如果綠漆會讓阻抗下降，為什麼常見問題是「實測變 55Ω（偏高）」？ 這表示「蝕刻導致的線寬變細（阻抗上升）」效應，往往大於「綠漆覆蓋（阻抗下降）」的效應。或者是工程師在模擬時使用了過高的 Dk 值（例如使用了 1MHz 的 Dk 而非 1GHz 的 Dk），導致模擬基準點錯誤。

3. 阻抗條 (Coupon) 與 TDR 實測的真相

即便考慮了所有幾何與材料變數，為何有時 Coupon 測試 Pass，但板內走線（In-Board）卻失效？這涉及到測試方法學與製程均勻性的問題。

3.1 Coupon 的「理想化」陷阱

Coupon 是放置在 PCB 拼板（Panel）工藝邊（Break-away tab）上的測試線路，其設計旨在模擬板內走線。但它存在先天侷限：

• 蝕刻不均（Etching Uniformity）：PCB 蝕刻時，板邊（Coupon 位置）與板中（實際走線位置）的藥水流速與濃度分佈不同。通常板邊蝕刻速率較快，導致 Coupon 線寬比板內更細，阻抗偏高。
• 壓合厚度差異：排版時，板邊的流膠（Resin Flow）狀況與板內不同，可能導致 Coupon處的介質厚度與板內不一致。
• 環境差異：板內走線周圍可能有鋪銅（Copper Pour）、過孔（Via）、連接器焊盤（Pad），這些結構引入的寄生電容與串擾（Crosstalk）是 Coupon 這條「孤獨直線」所沒有的。

3.2 TDR 測試的物理限制

TDR（時域反射儀）透過發射快速階躍脈衝（Step Pulse）並測量反射來計算阻抗。

• Launch Point 效應：探針接觸 Coupon 測試點（Test Pad）的瞬間，會產生一個巨大的電容性反射（阻抗驟降）。判讀 TDR 波形時，必須避開這段前端雜訊，讀取後段平穩區的平均值。如果走線太短（小於 TDR 上升時間對應的解析度長度），TDR 將無法鎖定穩定的阻抗值，測到的可能只是探針與連接器的交互作用。
• 頻寬限制：傳統 TDR 的上升時間限制了其能偵測的最小不連續點距離。對於極短的走線或微小的過孔效應，需要更高頻寬（如 20GHz+）的 TDR 設備才能解析。

4. 溝通指南：RD 如何與 PCB 廠對齊阻抗計算模型

為了消除「設計 50Ω，出貨 55Ω」的鴻溝，RD 必須改變與板廠的溝通模式，從單純的「交 Gerber」轉變為「對齊製程模型」。

4.1 索取「廠內疊構圖」而非自訂「理論疊構」

很多 RD 會使用通用的 FR-4 參數（Er=4.2）自行計算疊構並鎖定介厚。這是極大的誤區。不同板廠使用的 Prepreg（如 1080, 2116, 7628）含膠量與壓合後的厚度（Press-out Thickness）皆不同。

• Action：在設計初期，請板廠提供基於該專案 Gerber 的 Impedance Stackup Report。確認板廠使用的是該頻率下（如 1GHz 或 10GHz）的 Dk 值，而非 Datasheet 上的 1MHz 數值。

4.2 對齊計算參數（Checklist）

當收到板廠的 EQ（工程確認單）時，請仔細檢查以下參數：

1. 蝕刻因子（Etch Factor）：確認板廠的模擬模型是否包含了梯形修正？（W1 與 W2 的設定）。
2. 綠漆厚度：外層阻抗計算是否包含綠漆（Coating）？厚度設定是否合理（通常 0.5-1.0 mil）？
3. 線寬補償：板廠是否已在光繪階段對線寬進行了補償（例如設計 5 mil，底片做 6 mil），以抵消蝕刻側蝕？

4.3 最具智慧的標註方式：指定「目標阻抗」

最安全的做法是：在製程圖（Fabrication Drawing）上標註**「阻抗控制 50Ω ±10%，參考層 L2，線寬由板廠依製程調整」**。 這給予了板廠微調線寬的權限。板廠最清楚自家蝕刻線的公差能力（Etch Capability）。如果他們知道該批次藥水蝕刻較快，他們會預先加粗線寬，確保成品落在 50Ω 中心值。若 RD 鎖死線寬不准動，板廠只能盡力而為，最終產品往往會偏離目標。

5. 結語：逸雲科技配備精密 TDR 測試設備，確保出貨阻抗誤差控制在極小範圍

阻抗控制不僅是設計軟體中的數字遊戲，更是一場涉及材料科學、流變學與精密量測的綜合戰役。從梯形截面的幾何修正，到綠漆與粗糙度的微觀影響，每一個細節的忽視都可能導致 10% 的阻抗漂移，進而影響 PCIe、USB 或 DDR 等高速訊號的眼圖張開度。

對於追求極致訊號完整性的台灣 RD 與工程團隊而言，選擇一家具備深厚高頻製程經驗與精密檢測能力的 PCB 合作夥伴至關重要。

逸雲科技（eCloud PCB） 深知高頻設計的痛點，我們致力於消除模擬與實測的鴻溝。

1. 精確模擬：我們採用工業標準的 Polar Si9000 進行精確的疊構模擬，並建立專屬的材料資料庫，修正蝕刻因子與綠漆效應，確保模擬值貼近真實製程。
2. 精密量測：逸雲科技配備高精度的 TDR 阻抗測試設備（如 ZK2130 系列），能提供高解析度的阻抗波形分析。
3. 嚴格品控：在出貨前，我們針對每一批次的 Coupon 進行嚴格的阻抗掃描。對於高階訂單，我們更能提供詳細的 TDR 波形報告與板內走線相關性分析，確保實際阻抗誤差控制在極小範圍（可達 ±5% 甚至更低，視疊構而定）。

透過精確的製程控制與先進的量測驗證，逸雲科技協助您的設計規格完美落地，讓您的產品在高速傳輸的賽道上保持領先。

(本文旨在提供技術見解，具體製程參數請依據實際專案需求與逸雲科技工程師確認)