2026年3月5日
當線寬線距逼近 30/30μm 時，問題已經不是「能不能做」，而是—— 傳統 HDI 的物理極限到了。 當蝕刻側蝕開始吞噬阻抗控制，當 5G 與 AI SoC 的逃逸佈線無路可走，類載板 (Substrate-like PCB, 簡稱 SLP) 不再是旗艦機的專屬規格，而成為中高階產品的必然選擇。近期的硬體拆解與供應鏈動態揭示了一項重大的產業變革：高階製程正在快速下放。這場從金字塔頂端向主流市場滲透的典範轉移，正深刻影響著每一位專案經理 (PM)、採購專家與研發工程師 (RD) 的產品佈局決策。我們將透過三個製造斷層，揭示這場技術轉換背後的真實邏輯。
在探討微縮工程挑戰時，我們必須正視傳統印刷電路板製程為何在此刻遭遇物理斷層。
傳統的減成法 (Subtractive Process) 高度仰賴化學蝕刻來移除裸露銅層。然而，化學蝕刻具有難以避免的等向性 (Isotropic) 物理特質。當目標線寬與線距 (L/S) 縮小至 30/30μm 甚至更低時，蝕刻液在向下溶解銅層的同時，也會無可避免地向線路兩側進行強烈的側邊侵蝕 (Undercut)。
這種過度的側蝕效應會導致殘留的銅線路截面呈現梯形，而非理想的垂直矩形。在高速訊號傳輸的環境下，梯形截面會嚴重破壞高頻訊號的阻抗控制 (Impedance Control)，並極大化相鄰微細線路之間發生微短路或斷路的風險。特別是面對新一代 AI SoC（如封裝錫球間距縮小至 0.8mm 甚至 0.65mm 以下的頂級處理器），為了在極其狹窄的空間內完成 BGA 逃逸佈線 (Escape Routing)，工程師必須採用低於 30μm 的走線。此時，減成法不僅良率堪憂，更會成為訊號衰減的元兇。
一句話總結： 當線寬進入 30μm 以下，減成法開始失控。
為了解決微細線路的需求，封裝載板業界長期採用半加成法 (SAP)。SAP 的微縮能力極強，能夠輕易達到 10/10μm 甚至更低的線寬與線距。然而，SAP 製程需要建立在純粹的介電層上，對無塵室潔淨度要求極高，且需投入龐大的專用設備資本，其高昂的造價使其難以在智慧型手機等大眾消費性電子主板上大規模普及。
面對 HDI 物理極限與 SAP 成本天花板的夾擊，改良型半加成法 (mSAP) 作為一種折衷且高效的解決方案應運而生。mSAP 的製程起點是帶有極薄銅箔的銅箔基板，隨後的製程邏輯結合了加成與減成的特性：藉由光微影技術定義圖案後，進行選擇性電鍍以增加銅厚，最後再將極薄的底層銅晶種層閃蝕 (Flash Etching) 去除。
mSAP 保留了近乎垂直的線路側壁輪廓，這對於複雜 SoC 的封裝逃逸佈線與阻抗匹配至關重要。但我們必須釐清一個核心觀念：
mSAP 不是為了追求 10μm，而是為了穩定 20μm。
它讓製造商能在既有高產能設備的基礎上，以最具商業效益的方式跨越 30μm 的物理鴻溝。
導入 SLP 並非單純為了在規格表上填寫更小的線寬數字，而是為了系統級的立體空間重構。
透過 mSAP 製程達成的極高佈線密度 (如 20/20μm L/S)，賦予了硬體設計師極大的彈性。這意味著在相同的架構下，可以顯著減少印刷電路板的總層數與主板面積。縮小的主板不僅降低了整機重量，更為現代智慧型手機龐大的相機模組 (DECO) 釋放出寶貴的縱向空間，或是為高耗能的 AI 運算平台爭取到更大的電池容量。
這項系統級的紅利已經在終端市場中獲得印證。在 Android 陣營中，小米 (Xiaomi) 的 14 系列與 15 系列（如搭載最新 3nm 晶片 Xring O1 的 15S Pro）內部主板廣泛採用了類載板設計，大幅簡化了內部結構並釋放空間，使相機模組與超大容量電池得以完美共存。無獨有偶，三星 (Samsung) 在其推出的 Galaxy A55 5G 等中階機種中，亦開始導入高階互連技術，讓中高階產品同樣享有旗艦級的系統空間紅利。
在 30μm 以下的微觀戰場中，研發團隊的挑戰在於如何維持極致的物理穩定性，而不再是無止盡地堆疊實驗數據。
在介電層的選擇上，低 CTE (熱膨脹係數) 與低損耗 (Low Dielectric Loss) 樹脂成為關鍵。為了滿足 5G 毫米波與 AI 邊緣運算的高頻傳輸需求，材料必須具備優異的電氣特性，以降低訊號傳輸的耗損。同時，為了承受多次連續壓合 (Sequential Lamination) 與無鉛製程的高溫考驗，高 Tg（180°C 以上）材料已成標配。
保留專業的物理特性，剔除冗餘的化學實驗，是快速推進專案落地的核心。
對於負責供應鏈佈局與資本支出的採購專家而言，mSAP 產線的升級絕非一般的設備添購，而是一場殘酷的淘汰賽。傳統 HDI 的擴產可能只需增加幾台鑽孔機，但要穩定投產 L/S 30/30μm 以下的類載板，必須跨越極高的資本壁壘：
這就是為什麼 30/30μm 不是「設計問題」，而是「資本問題」。
從專案經理 (PM) 的角度審視，導入 SLP 無疑是一把雙面刃。其高昂的初期研發與製造成本，必須透過系統層級的算帳邏輯來實現商業利益最大化。
算帳的核心邏輯在於：SLP 單層更貴，但總層數更少。
我們必須理解，多層板製造最大的成本驅動因素之一是「連續壓合」(Sequential Lamination)。每增加一次壓合循環，就需要把板材放回昂貴的壓合機中，經歷漫長的加熱與冷卻過程，這不僅是產能的瓶頸，更伴隨著良率的逐次遞減。
舉例來說，一個原本需要 14 層 Any-layer HDI 的複雜主板，若改用 SLP 技術重新佈線，受惠於 20/20μm 的極高佈線密度，極有可能僅需 10 層即可完成所有訊號走線。這減少的 4 層，意味著省下了龐大的連續壓合時間與報廢風險。透過「以質代量」的設計策略，PM 可以為產品帶來清晰的系統紅利：
讓老闆與決策層看見這份宏觀的「系統紅利」，才是推動高階製程導入的最強說服力。
隨著 AI 終端硬體普及與次世代裝置崛起，技術的成熟與製程的下放已是不可逆的產業趨勢。但在這波浪潮中，盲目追求微縮數字並非最佳解。
在 eCloud 的高階主板專案中，我們在評估是否導入 SLP 時，不會只看線寬數字，而會評估：
✔ 是否已逼近減成法極限
✔ 是否因層數堆疊導致壓合風險
✔ 是否能以 mSAP 換取層數減少
因為真正的競爭力， 不是誰能做到 20μm， 而是誰知道—— 什麼時候必須做到 20μm。
