2026年5月13日
對於硬體 RD 與 PCB Layout 工程師來說，「阻抗」這個詞絕對不陌生。但真要把它從頭到尾解釋得清清楚楚，能做到的人卻少之又少。阻抗看似只是幾個簡單的數字，背後卻牽涉到複雜的電磁場與製造工藝。 今天我們跳過繁瑣的學術理論，直接用「快問快答」的方式，幫你梳理 DFM 實戰中最核心的 12 個阻抗觀念！
答：在含有電阻、電感和電容的電路中，對交流電所起的阻礙作用就叫做阻抗，通常用 Z 表示，單位是歐姆 (Ω)。它不是電阻、感抗和容抗的簡單相加。
在 PCB 設計中，阻抗是指電路板上導線、電源、負載與其他元件之間的「電阻抗」。控制 PCB 阻抗是確保高速訊號完整性 (Signal Integrity) 的關鍵，阻抗不匹配會導致訊號反射，進而引發嚴重的雜訊干擾。
答：這是特性阻抗的一種，指的是電路中「單一訊號線」相對於參考平面 (GND 或 VCC) 的阻抗。在單端傳輸中，訊號就是依靠這根單一的導線進行傳輸。
答：用於差分訊號線結構的阻抗控制。驅動端會輸入兩個極性相反的訊號波形，透過兩根差分線同時傳送，接收端再進行減法處理。這種方式在高速數位與類比電路中非常常見，能大幅提升訊號完整性與抗共模雜訊 (Common-mode noise) 的能力。
答：這是訊號線在其兩側 (或單側) 有 GND/VCC 銅箔共同伴隨傳輸時的阻抗，常見於高頻與微波電路的「共面波導 (CPW, Coplanar Waveguide)」結構。共面阻抗的大小取決於導體線寬、與兩側地線的間距以及介質參數。
答：50 歐姆是業界長期以來的「預設標準」，因為它在 PCB 加工便利性與訊號衰減損耗之間取得了極佳的平衡，但這並非絕對。阻抗值取決於終端介面，例如遠端通訊或影像傳輸線纜常使用 75 歐姆。有些特殊晶片為了改善 EMI 或串擾，會要求更低的阻抗（例如 Intel 某些規範會要求控制在 42 歐姆甚至 37 歐姆）。
答：這同樣是基於歷史沿革與應用標準（如早期的乙太網路）。100 歐姆能有效減少訊號反射與失真。當然，現在的高速介面也有其他的標準，例如 PCIe 常見 85 歐姆，USB 則多為 90 歐姆。
答：平行走線是為了保持兩條線之間的「耦合程度 (Coupling)」一致，從而確保整個傳輸路徑上的阻抗連續性。
嚴格來說，只要兩根線間距夠大 (例如 > 5W)，且各自的單端阻抗控制得當、外界干擾小，不平行也能傳輸。但實務上，平行走線是最穩妥、抗干擾能力最強的 Layout 規範。
答：絕對不行！等長是差分線最致命的物理規則。
接收端是靠讀取兩條線的差異來還原訊號。如果長度不等，訊號到達的時間就會有相位差 (Phase Shift)。理想的差分訊號波峰應對齊波谷，若長度差異導致相位差達到 180 度，訊號會完全抵消而出錯。即使只有 30 度的相位差，也會嚴重壓榨眼圖 (Eye Diagram) 的裕度，並將差模訊號轉變成共模雜訊。一般規範誤差不得超過 5mil，極限也就是 10mil。
答：理論上可以，這稱為 Broadside Coupling，在某些高密度 BGA 出線時很好用，且能抵消掉 PCB 材料的「玻纖效應 (Fiber Weave Effect)」。
但在 DFM 實務中強烈不建議。因為 PCB 壓合時必然會產生層間對位偏差 (Registration error)，這會導致上下兩根線無法完美重疊，使阻抗發生劇烈變化，加工風險極高。尤其是 HDI 高密度互連板，這種走線方式更是大忌。
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答：業界最標準、權威的模擬工具絕對是 Polar Instruments (如 Si9000)。在進行 Stack-up 設計與 DFM 審查時，Polar 可以根據板廠提供的真實材料參數 (Dk/Df、樹脂含量等)，精準模擬單端、差分與共面阻抗的變化。它也支援反算功能（輸入目標阻抗求線寬/線距），是確保 PCB 下線生產前阻抗零失誤的必備神器。
