RD必備知識：你的板子打樣失敗，可能不是 IC 的錯——而是阻抗沒控好

阻抗不連續到底會怎樣？

訊號從一個阻抗值跳到另一個阻抗值的瞬間，會在交界處產生反射波。反射波回頭與後續訊號疊加，接收端看到的就是失真的波形。

實務上會出現的症狀：

• 眼圖張不開、Bit Error Rate 飆高
• DDR5 拉不上 6400 MT/s，卡在某個 corner
• PCIe Link Training 反覆失敗
• 同一片板子，有時動、有時不動

只要你的設計裡有 DDR、HDMI、PCIe、USB 3.x、Gigabit Ethernet、RF 或 5G mmWave，阻抗控制就是必做項，不是 nice to have。

決定阻抗的不只是線寬

很多人以為「線寬決定阻抗」，這是典型的過度簡化。真正的關鍵變數有四個：

• 材料的樹脂含量：同一支 Prepreg，不同樹脂比例，Dk 會偏移
• 介電常數（Dk）與損耗因子（Df）：56G 以上的應用，Df 的影響比 Dk 更為關鍵
• 玻纖布的編織結構：1080、2116、1067 的紋路差異，會造成玻纖效應——差動對兩條線位置略偏，等效 Dk 就不同，Skew 就跑出來
• 物理尺寸公差：蝕刻後的線寬、銅厚、壓合後的介質厚度

這四個參數綁在一起，才決定一條走線最後的特性阻抗。Layout 工程師只能控制其中一部分，剩下的全在板廠手上。

該寫「指定阻抗」還是「指定介電」？這是責任歸屬問題

向板廠下單時，你會面臨一個選擇：

做法 A：指定阻抗（Controlled Impedance）

你只告訴板廠：「L1 單端 50 Ω，L3 差動 90 Ω，公差 ±10%」。板廠自己反推疊構、線寬、介質厚度，並提供阻抗測試 Coupon 給你驗收。責任在板廠。

做法 B：指定介電（Controlled Dielectric）

你自己鎖死材料、線寬、介質厚度，板廠照做就好。一旦阻抗未落在目標值內、或因壓合公差跑掉，你無權要求板廠重做。責任在你自己。

對絕大多數團隊來說，選 A 才是合理選擇。除非你已和固定板廠合作多年，對其特定料號與壓合特性瞭如指掌，否則沒必要把製程不確定性自己扛起來。

三個 Layout 階段最常踩的雷

風險 1：阻抗線跟一般訊號線「長一樣」

板廠 CAM 工程師會做最後的線寬補償。如果阻抗線與一般訊號用一樣的線寬，CAM 根本分不出來。

做法：在 fab note 中明確標註阻抗線的 net class 與目標阻抗值，並搭配阻抗測試 Coupon。若要在線寬上做區別，可讓阻抗線走稍微不同的寬度（例如一般訊號 5 mil，50 Ω 阻抗線走 4.9 mil 或 5.1 mil），但 fab note 標註才是 CAM 識別的可靠依據。

風險 2：跨越分割平面與挖空區

高速訊號的回流電流必須有連續的參考層。如果 GND 平面在訊號正下方被切開、或被挖空區打斷，回流路徑就斷了——結果就是 EMI 爆增、串擾飆高。

做法：

• 走線繞開分割縫，不要直接跨過
• 不得已要跨越，加 Stitching Cap（10 nF ~ 100 nF）
• BGA 散熱孔密集區下方，盡量不要走高速線

風險 3：等長補償塞在錯的位置

差動對等長是基本要求，且需區分兩個層次：差動**對內等長（intra-pair skew）的要求通常比差動對間等長（inter-pair skew）**更為嚴格，兩者不可混淆。蛇行走線擺哪裡才是真正的差異點。

核心原則：補償要做在錯位發生的源頭附近，而不是隨便找一段直線塞。差動對換層時，換層前後要分段個別等長，不能只看總長對不對。

阻抗控制，本質上是一個商業議題

很多老闆把 SI 當「工程問題」丟給 RD 自己解決。但對 B2B 製造業而言，阻抗控制的價值是直接連到報表的——

• 量產良率：阻抗穩定 → FPY 高 → 單片成本降
• 上市時間：少一次重新打樣 → 專案早兩週交付
• 客戶信賴：高速產品在客戶端穩定通過驗證 → 下一個專案才有機會

進入 PCIe Gen5、DDR5、112G PAM4 的時代，已成為設計初期必須納入的核心考量。從疊構規劃到板廠協作，每個環節都得對齊。

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