探索 PCB 設計與製造的最新技術趨勢
當市場聚焦在 NVIDIA Vera Rubin 與 CSP 自研 ASIC 何時放量時，背後一個關鍵材料的世代換軌正在加速。根據工研院產科國際所引用富士 Chimera 總研數據，HVLP3/4 高階銅箔的合計出貨占比，預估從 2025 年的 27.9% 跳升至 2026 年的 45.6%；HVLP4 單一世代更從 9.3% 衝到 23.0%，一年成長近 2.5 倍。這場由 AI 伺服器與 800G/1.6T 高速網通推動的換代，正在重塑 CCL、PCB 與終端品牌的材料供應鏈。
在 AI、IoT 與高密度互連應用同時推進的當下，PCB 工程師被迫在電氣、機械、熱三軸同時做權衡：訊號要更快、電源要更乾淨、板厚卻要更薄、可靠性還要再上一階。許多台灣 R&D 都遇過同樣的狀況——模擬通過、原型也跑得動，一進量產卻在訊號完整性、PDN 雜訊或熱應力上踩雷。這篇文章我們從製造端 DFM 的視角，拆解 PCB 設計最常踩到的 5 大關卡，以及對應的工程對策。
在 AI 伺服器、車用電子、5G/Wi-Fi 7、邊緣 AI 全面普及的今天，EMI/EMC 已從「過關性問題」變成決定產品能否量產的關鍵變數。一塊在實驗室跑得很順的板子，送到 EMC lab 卻在 200 MHz 處冒出一根 +15 dB 的尖峰——工程師通常會先想到加屏蔽罐、貼吸波材，但真正的根因，多半早就埋在疊構與走線決策裡。本文整理 7 個 PCB EMI/EMC 設計原則，並解釋為何疊構與迴流路徑才是 EMC 真正的勝負手。
當 5G FR2、Wi-Fi 7、77/79 GHz 車用雷達、低軌衛星與 K/Ka 頻段衛星通訊全面進入產品開發階段，微波 PCB（1–30 GHz）與毫米波（30 GHz 以上）已不再是 RF 工程師的小眾領域，而是台灣多數 hardware 與通訊 RD 都會碰到的工程現實。但在 spec 階段，工程師常卡在兩個問題：到底選 Rogers 哪一支？走線結構是微帶就夠了，還是要上 CPW？本文整理 6 個微波材料選型指標、主流材料家族的搭配邏輯，以及 CPW 共面波導在高頻應用的優勢與製造考量。
當 PCIe 7.0 進入量產規劃、224G SerDes 成為次世代 AI 伺服器交換器的標配， R&D 工程師面對的不只是更高層數或更複雜疊構，而是一個物理底線問題：在 PCIe 5.0 時代，M7 等級 CCL 還能讓訊號跑 12 到 14 英吋；到了 PCIe 6.0／7.0，板材選錯，訊號可能跑不到 5 英吋就已經衰減到接收端無法判讀。M7、M8、M9、M10 不再是 CCL 廠的行銷分級，而是設計階段就必須拍板的硬約束。本文從訊號物理出發，拆解四個等級的差異、選材決策矩陣，以及 2026 年低介電 CCL 的供應鏈現況。
當市場聚焦在 NVIDIA GPU 算力與 HBM 容量時，很少人注意到——AI 伺服器整機架裡的 PCB 價值，從 GB200 世代的約 2.5 萬美元，一路飆升到 Rubin Ultra 預估的 16 萬美元以上。三年六倍的價值跳躍，背後反映的是整個 PCB 產業被迫進行的結構性升級。本文從訊號物理、材料科學到製程極限，逐層拆解這場改寫產業版圖的技術變革。
