探索 PCB 設計與製造的最新技術趨勢
寫給 Layout 與 RD 的避坑指南：為什麼你的過孔會斷？為什麼銅厚不均勻？
接續上一篇關於內層蝕刻的討論，現在我們手上已經有了幾張「洗」好線路的內層芯板（Core）。但這還不是我們熟悉的 PCB，充其量只是一疊薄薄的銅皮與玻璃纖維。
本報告將以超過一萬五千字的篇幅，詳盡解構 PCB 製造中最核心的工藝——內層製作（Inner Layer Fabrication）。
許多人在打樣（Prototyping）時常遇到一個痛點：模擬時訊號眼圖（Eye Diagram）很完美，但板子回來實測卻發生嚴重的訊號衰減或阻抗不匹配。魔鬼往往藏在 Datasheet 沒告訴你的細節裡——介電常數 (Dk) 的波動、損耗角正切 (Df) 的真實表現，以及 HDI 疊構中的對稱性陷阱。
過去幾年，隨著人工智慧（AI）浪潮席捲全球，台積電的 CoWoS（Chip-on-Wafer-on-Substrate）技術因完美契合 AI 晶片對高算力及效能的需求，迅速成為先進封裝領域的代名詞。然而，近期一份輝達（NVIDIA）內部流出的報告，卻將一項名為「CoWoP」的新技術推上了風口浪尖。這項技術號稱能「幹掉」昂貴的封裝載板，甚至引發了是否會動搖 CoWoS 霸主地位的激烈討論。
HDI（高密度互連）電路板因封裝高密度與多層化應用廣泛，成本也遠高於一般PCB。對台灣PCB設計師與產品經理而言，掌握成本主因並提出設計優化策略至關重要。以下從鑽孔數、壓合次數與材料等級三大面向分析HDI成本結構，並說明其他關鍵因素如何由設計端控管。文章同時參考2024～2025年台灣市場趨勢與報價資訊，務求接地氣且具專業性。
